使用测试向量文件的ALU测试平台无法正常工作
我对此并不陌生，这个问题似乎很愚蠢，但是我已经花...
NAND门在此HDL中无法正常工作？
每当我输入a = 1和b = 1时，我仍然会得到0，而我的a...
Verilog如何用时钟一点一点地改变电线？
<pre><code>module clks( input cl...
是否可以在io bundle中声明条件信号？
只有在凿子模块中设置了参数，才可以声明信号吗？ 喜...
参数化端口中使用的记录中的元素
参数化记录元素的最佳方法是什么？ 例如： 我有这个...
在功能中放置工厂注册时出现空项错误
我正在尝试编写一个函数，该函数创建一个向工厂注册...
SystemVerilog：打包，然后使用流运算符解压缩会给出错误：Vivado中的“解压缩数组并置中的元素类型错误”
我正在尝试打包一个2D解压缩的数组，将其通过Verilo...
系统Verilog循环
我目前正在研究系统Verilog中的Shift-Add算法（32x3...
在模拟中访问 RAM 内容时看不到任何内容
我在尝试设计 SRAM 存储器时遇到了问题。更具体地说...
芯片 Mux4way16 在硬件模拟器 (VHDL) 上运行到最后
我正在尝试构建这个芯片： <div class="snip...
从一开始设计 HDL 零件的逻辑：DM
我正在参加 nand2tetris coursera 课程。 我试图了解...
将 1'b1 添加到 8 位 reg 如何在 Verilog 中工作？
我绝对是 Verilog 的初学者，我想知道加法语句在这段...
为什么在 systemverilog 断言属性中不鼓励“if..else”语句？
我正在为以下结构编写断言检查 Basically, I want t...
SystemVerilog 在写入时钟块之前进行计算
我有一个任务，它的工作是通过时钟块将数据驱动到总...