Verilog如何用时钟一点一点地改变电线？

编程问答 2022-06-06

问题描述

module clks(
    input clk,output [15:0] led
    );
    
    wire div2,div4,div8;
    reg [2:0] count = 0;
    assign div2 = count[0];
    assign div4 = count[1];
    assign div8 = count[2];
    always @(posedge clk) count = count + 1;
endmodule

如何使用时钟打开每个LED（我有15个LED）？ 我真的很难在网上找到有用的资源

initial begin
        case({count})
        2'b00:
            led = 15'b000000000000001;
        2'b01:
            led = 15'b000000000000010;
        ...

        endcase
    end

这不起作用。 还是我可以做这样的事情？

led = led + 1;

解决方法

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