将 1'b1 添加到 8 位 reg 如何在 Verilog 中工作？

问题描述

我绝对是 Verilog 的初学者，我想知道加法语句在这段程序中是如何工作的。

reg [7:0] hcount;
...
always @(posedge clk) begin
      if(!n_rst) begin
         hcount <= 'd0;
      end else if(hcount== (WIDTH-1)) begin
         hcount <= 'd0;
      end else begin
         hcount <= hcount + 1'b1;
      end
   end

我知道 1'b1 扩展为 8'b1 因为 hcount 有 8 位宽度，现在计算将使用 8 位。但是这个加法究竟是如何工作的呢？非常感谢您的帮助。

解决方法

Verilog 是一种硬件描述语言，它试图描述真实硬件的行为。现代硬件的属性之一是时钟。时钟驱动触发器，在不同的硬件设备之间同步数据。

verilog 中的时钟行为由 posedge clk（或 negede）模拟，这意味着相应的 always 块将被执行当且仅当 clk 从任何其他值 (x,z,0);.

因此，在您的情况下，应该有一个时钟 (clk) 会在测试台的某处生成。它周期性地在 0 和 1 之间切换。

一旦它切换 1，它就会被执行。如果条件正确，将执行 0 -> 1。正如您提到的，编译器会将 1'b1 零扩展为 8 位值 00000001。其余的与任何编程语言中的相同，hcount 将递增。

非阻塞赋值 hcount <= hcount + 1'b1 有一定的语义，但这将是一个不同的问题。就您的问题而言，这无关紧要。

因此，除非 n_rst 为“0”，否则每个时钟周期都会进行一次递增。此外，一旦计数器达到 WIDH - 1，它将被设置为“0”。在单个时钟沿只允许一个操作。

hdl verilog