Vivado - 请解释为什么在我的行为测试中得到 U？
<pre><code>[this is whats in my desi...
如何在 VHDL 中的每个时钟周期设置一个标志
我需要在每个时钟周期增加我的计数器，我的第一个想...
创建具有可变宽度和输入数量的 VHDL 多路复用器
我正在尝试创建一个具有可变宽度和输入数量的总线/数...
VHDL 中的无符号加法导致长度不正确的无符号结果
<strong>更新</strong> @user1155120 下...
未调用 Linux 自定义设备驱动程序探测和初始化函数
我在 Vivado 中为 Xilinx SoC 板构建了一个自定义硬...
在 VHDL 中为多个 IP 使用相同的组件
我的 Vivado 项目中有多个相同 IP 的实例。它们都公...
“索引名称不是 std_logic_vector”
我试图在我的代码中使用“端口映射”，但我不知道如...
在 SystemVerilog 中声明接口时出现未声明的类型错误
我正在尝试使用以下接口的接口，该接口在 <code&...
Vitis：将 16 字节变量存储到 4 个 32 位寄存器中
我有一个 const unsigned char 输入，16 字节。我需...
Verilog - 在始终阻止
<pre><code>reg A,B,C; always @(*)beg...
将 12 个向量加在一起只是在模拟中未定义所有输入和输出
我正在尝试将来自 12 个不同部分 (A-L) 的出席人数相...
Vivado - 架构
如果我在 VIVADO 程序中创建这个方案，有没有办法简...
找不到 vivado_hls.bat
我设置了 Vivado HL WebPACK 版本。 Vivado 运行没有...
Verilog 中的异步计数器是否可综合？
问题本身很简单。是否可以在 Verilog 中合成一个异步...