使用加法和移位的8位顺序乘法器
我正在使用Verilog设计一个8位有符号顺序乘法器。输...
如何在测试台VHDL中使用for循环进行多个输入组合？
我是VHDL的新手，我正在为XNOR门编写测试平台。一种...
VHDL：即使在架构声明部分中定义了内部信号，也未定义
所以我一直在为VHDL课程做一些家庭作业，但我似乎无...
如何在Verilog中编写2to4解码器的行为级别代码？
我想使用Verilog中的for循环为2至4个解码器编写行为...
使用测试向量文件的ALU测试平台无法正常工作
我对此并不陌生，这个问题似乎很愚蠢，但是我已经花...
VHDL中的纹波进位加法器
嗨，我正在尝试使用VHDL做一个4位纹波进位加法器。问...
使用测试台模拟的 VHDL 计数器为输出提供“未初始化”，这是如何解决的？
下面是一个计数器，用于表示带有 8 个 LED 的 8 位二...
我看到未定义的输出序列在模拟中读取内存
我有一个与时钟 SRAM 存储器的实现有关的问题，该存...
Verilog-2001 函数中的 for 循环问题
我在将 SystemVerilog 文件转换为来自 GitHub 项目的...
使用在包内的接口中声明的任务
我正在尝试创建一个简单的 SV 测试平台，但当我无法...
如果测试平台和测试是顶级模块，如何将测试平台内的接口实例传递给测试
我更喜欢将测试平台和测试编写为顶级模块，这样我就...
使用带有负数的系统函数 $urandom_range(minval, maxval) 时的未定义行为
当我尝试模拟以下代码时，出现了一个非常奇怪的行为...
在 Verilog 中运行测试时出现问题
我试图在 Verilog 上运行测试平台，但我一直遇到一些...
意外的高阻抗输出
我正在为我正在设计的处理器（第一个 RTL 项目）编写...