在 Verilog 中运行测试时出现问题

问题描述

我试图在 Verilog 上运行测试平台，但我一直遇到一些问题。我在最后添加了错误，供大家查看。

这是模块：

module combinational_logic(
    A,B,C,D,AnotCnotD,BCDnot,ACnotDnot,F,);

    input A;
    input B;
    input C;
    input D;
    


    output F;
    output AnotCnotD;
    output BCDnot;
    output ACnotDnot;
    

     
    assign AnotCnotD = ~A&~C&D;
    assign BCDnot = B&C&~D;
    assign ACnotDnot = A&~C&~D;
    assign F = AnotCnotD|CDnot|ACnotDnot;
     
    
    
    
endmodule

这里是测试：

`include "project4.v"
module tb_combLogic;


    
    reg A;
    reg B;
    reg C;
    reg D;
    reg F;

    
    wire AnotCnotD;
    wire BCDnot;
    wire ACnotDnot;

    
    combinational_logic uut (
        .A(A),.B(B),.C(C),.D(D),.AnotCnotD(AnotCnotD),.BCDnot(BCDnot),.ACnotDnot(ACnotDnot)
    );

    initial begin
        $display("Start of Test.");
        $dumpfile("comb_logic.vcd");
        $dumpvars(0,project4_test);
        $display("End of Test.");
    end
      
endmodule

这里是错误：

./project4.v:29: error: Unable to bind wire/reg/memory `CDnot' in `tb_combLogic.uut'
./project4.v:29: error: Unable to elaborate r-value: ((AnotCnotD)|(CDnot))|(ACnotDnot)
project4_test.v:31: error: Unable to bind wire/reg/memory `project4_test' in `tb_combLogic'
3 error(s) during elaboration.

解决方法

暂无找到可以解决该程序问题的有效方法，小编努力寻找整理中！

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