VCS 完全忽略自述文件“未加载”
我正在尝试使用 txt 文件编写一个简单的测试平台，以...
如何在时钟的正沿显示内存文件中的数据？
我有一个包含十六进制数据的文本文件。我只想在时钟...
8 位 ALU 的大问题，程序不会停止，我只需要验证在 verilog 中是否达到规范
我有一个 8 位 ALU 的大问题。首先，代码不会停止运...
为什么在模拟时会得到未定义的输出向量和未定义的时钟？
我对 VHDL 非常陌生，并且在我的测试平台上遇到了错...
通过测试台添加常量数组元素
我目前正在学习使用 VHDL 的 ROM 建模。现在，我已经...
无法使用 uvm_hdl_force 强制使用经过验证的路径的信号？
我正在尝试从 uvm 序列中强制发送信号。我正在使用 ...
在 System Verilog 中将不同数量的宏参数作为字符串传递
我有一个现有的代码，它使用一些宏定义来显示来自我...
VHDL 测试平台代码未显示 1 位全加器的输出结果
此处编写了一些警告，但未发现错误，但此全加器输出...
是否可以在 SystemVerilog 中不同的其他 case 语句中包含的 case 语句中使用相同的表达式？
我有一个 SystemVerilog 测试平台，我想在其中使用我...
4 位加法器减法器 Verilog 代码错误
我正在尝试在 Verilog 代码中执行 4 位加法器减法器...
实体在 Modelsim 仿真中没有架构
我是使用 VHDL 进行 FPGA 设计的新手，并且遇到了测...
运行 Vaadin 集成测试类时检测 Chrome 浏览器语言
我正在使用 Vaadin Testbench 来实现测试模拟。我必...
TestBench I2C SDA 不会变低
我正在用 Verilog 编写我的第一个 I2C 程序，但我在...
TestBench I2C Slave SDA 不会变低
我正在尝试编写一个 I2C Slave 并对其进行隔离测试。...