ISE Design Suite 14.7 中的“目标不支持逻辑根块和符号”错误
我是 ISE 设计套件 14.7 的完全菜鸟，我什么都不知道...
主从J-K触发器无输出
我已经编写了主从 JK 触发器的测试平台代码和设计代...
即使语法看起来正确，简单的代码也会产生错误ISE VERILOG
我在 Xilinx ISE verilog 编码方面相对很新（只有几...
Xilinx Mircrozed 在 QSPI 引导模式错误时加载新比特流
我在 QSPI 模式下加载我的双流时失败，在 Xilinx Mi...
vitis 2020.2：打开的 HLS 项目被禁用
我几乎安装了 Vitis 2020.2，当我在构建项目后尝试打...
当下一状态组合逻辑块转换中的“当前状态”值时，系统 Verilog FSM“下一状态”不会转换 - 三元运算符
在我的 Verilog 代码中，<code>ns</code&g...
yosys综合时如何提供xilinx基元的映射信息
我是 Yosys 的新手，我正在尝试使用 xilinx 原语来综...
petalinux-package 无法在 /tmp
我正在关注 <a href="https://youtu.be/TR2g...
Xilinx SDK 未定义对“__local_ctype_ptr”的引用
我正在拿一个使用 Xilinx SDK 以前版本开发和编译的...
Microblaze & C++ |为什么在某些条件下代码大小会急剧增加？
我使用 C++ 为 Microblaze 处理器开发嵌入式...
ICE40 SB_IO 原语的 Xilinx 等效原语？
我在 Verilog 中有一个示例项目，最初用于 ICE40 FP...
如何在 Vivado 中启用缩进指南？
我正在使用 Vivado 2019.2 进行一些 Verilog 编程。...
Xilinx 将代码从一个处理器移植到另一个处理器
我有一个使用 SDK 2018 为 Microblaze 处理器构建的...
vhdl 中的 4 位比较器问题 解决方案 1：解决方案 2：
我是 VHDL 新手，在编写 4 位比较器时遇到问题。 当...