问题描述
我是 Yosys 的新手，我正在尝试使用 xilinx 原语来综合设计。 我想知道我们是否可以使用 xilinx 原语来综合设计。如果是， 那么我们如何在综合时提供这些xilinx原语的映射信息。
如果有人能帮我举个例子，那真的很有帮助。
谢谢
解决方法
synth_xilinx 命令为多个 Xilinx FPGA 提供综合（您可以查看运行 yosys -h synth_xilinx 的更多信息）。由于此通行证在过去一两年中取得了相当大的改进，因此我强烈建议在最新的 git master Yosys 而不是任何旧版本上使用它。
如果您对 Xilinx 原语中逻辑占用的粗略估计感兴趣，您可以假设只有 LUT4（或 LUT6）用于电路并使用 yosis 中存在 LUT 映射功能。 它实际上使用 abc 来映射。命令类似于：
lut 4:4
了解更多详情：yosis 和 help abc
如果您对可在通用赛灵思 fpga 上部署的真实电路感兴趣，我不确定这是否可行。