综合 ISE 中的整数输出变为二进制
我有一个 VHDL BCD 计数器，它的输出是一个整数值（...
多路复用器不模拟变化
我对 FPGA 还很陌生，目前我正在尝试实现 MUX。 目前...
16 位乘法器 vhdl 代码合成错误
我想写一个16bit * 16bit的乘法代码。这是我的代码：...
Xilinx - Vivado 项目：VGA IO 不工作
我是 Xilinx-Vivado 的新手。所以目前我们只需要看看...
Vivado：[XSIM 43-3294] 收到信号 EXCEPTION_ACCESS_VIOLATION
运行模拟时出现以下错误。 <pre><code>...
Vitis 安装前/安装后阶段的 Qemu 错误
TL;DR- Vitis 在安装后抛出 qemu 错误，说在更改解释...
无法使用 Yocto 为 ZCU104 构建映像
我正在尝试使用 Yocto 为 Xilinx 评估板 ZCU104 构建...
错误：在...附近输入错误；当前类型...;预期类型
我想分别将来自 r_D1_1 和 r_D2_1 的数据（这些是来...
如何使用 Xilinx Petalinux SDK 解决“Failed to Source Bitbake”
我正在使用 Xilinx Petalinux 2018.03 SDK 运行 Ubu...
将 uint8_t 向量类型转换为 ap_uint<128> openCL
我正在 Xilinx Vitis 上开展一个项目，我使用该项目...
没有 phy 的 SGMII - Xlinix Zynq UltraScale+ RFSoC 板上的外部环回
我有一个带有 Xilinx Zynq UltraScale+ RFSoC 的...
在特定 URAM 内存地址上分配和分配阵列内存
我正在使用 Xilinx FPGA (MicroBlaze) 开发 SoC 上的...
是否可以将时钟频率提取到 ZC702 评估板 (Zynq-7000 XC7Z020 SoC) 上的 CPU？
我正在研究 Zynq-7000 XC7Z020 SoC，并实现了 AXI 定...
在 Xilinx SDK 中使用 TCL 命令编辑软件平台推断标志
我正在尝试完全使用 tcl 命令创建一个 SDK 项目。我...