定点格式DDS编译器
是否可以将dds编译器用于定点信号输入的matlab？我在...
使用Vivado HLSXilinx构建8x1 Mux的逻辑
我想通过HLS创建8x1 MUX IP块。 MUX模块应为8个输入...
AWS F1上的AES或其他加密实施
嗨，我在Github的SDAccel / Vitis文档[这里] [1]中看...
Verilog中的axi dma配置和用法
我正在使用Vcu1525开发板。 我想访问DDR4内存，我知...
AWS F1从Vitis HLS项目获得Vivado IP并在HDK流中使用
我从ThomasXilinx [https://forums.aws.amazon.com/...
Xilinx eprom刷新失败并出现各种错误
<strong>症状：</strong>：当我从IDE中...
xf::HoughLines 无法正确合成 vivado hls 2019.1
我尝试了不同的方法来使用 xfopencv 合成我的 ip 块...
使用 Xilinx 工具链构建 protobuf
我的软件正在使用 Protobuf 库 (<code>libpro...
在<Zynq UltraScale + MPSoC Base TRD 2019.1-设计模块5>中运行<petalinux-build -s>时出错
如果我在<Zynq UltraScale + MPSoC Base TRD...
使用Vitis-AI进行错误编译的模型：数据值超出范围
我正在构建一个简单的自定义Keras模型，如下所示： ...
将XDMA驱动程序移植到AVStream但得到了MAGIC_STOPPED
我正在尝试将XDMA WDF驱动程序移植到AVStream以捕获...
如何使每个模块实例从唯一文件中读取？
在top.v中，我生成<code>pe</code>模块...
使用Vivado并行编程多个设备
我们有一个设置，其中两个Xilinx FPGA器件分别连接到...
是否可以将xilkernel代码转换为stanalone sdk项目？
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