Verilog中的axi dma配置和用法

问题描述

我正在使用Vcu1525开发板。

我想访问DDR4内存，我知道我必须使用DDR4 SDRAM MIG IP。

我在从属和主流接口中有我的自定义硬件IP，我希望我的主流接口将数据发送到ddr并在需要时读取，而DDR4 MIG ip是从属axi4满的。

我无法弄清楚该怎么做才能与axi4通话。

我认为这是一些选择：-

1. 制作一个新的axi4完全主版（我不知道它是如何工作的，尽管熟悉axi4-lite）

2. 使用axi数据移动器IP

3. 使用axi cdma

4. 使用axi dma

我虽然使用axi dma，但无法弄清楚如何在verilog中配置和初始化wr / rd请求，但我发现使用zynq使用c语言编写了大量引用。

是否有任何示例参考或任何分步指南，其中显示了用于dma配置的wr / rd的哪些AX lite regs以及如何初始化wr / rd事务，只是任何简单的应用程序都可以完成，而无需使用SG模式dma。

谢谢。

解决方法

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