在接口内实例化 nmos (UVM)
我的 UVM 测试台中有一个接口，它由多个 nmos 实例组...
Verilog 确定性行为
以下代码是确定性的吗？即它可以触发错误1或错误2吗...
在 SystemVerilog 中解压自定义数据字段
我正在尝试为 SystemVerilog 符号编写一个通用的寄存...
无法使用 uvm_hdl_force 强制使用经过验证的路径的信号？
我正在尝试从 uvm 序列中强制发送信号。我正在使用 ...
从 SystemVerilog 队列中随机选择项目
我有一个寄存器队列，我用内存映射中的寄存器实例化...
start_item() 调用前后请求随机化的效果
我正在尝试在驱动程序的 run_phase 中使用信号量、f...
像这样实例化的队列是什么意思？队列的大小是否可变？
bit [31:0] queue_1[$]; 我从上面的表达式中了解到，...
包中包含的 uvm 测试用例何时进行工厂注册
对于测试包中包含的测试用例，UVM 测试用例的工厂注...
uvm_sqr_if_base::peek() 和 uvm_sqr_if_base::get_next_item() 有什么区别？
在 System Verilog UVM 中，TLM 端口中用于序列和驱...
在约束 systemverilog 中找不到关联数组索引的元素
我试图随机化关联数组的内容并遇到错误： “在约束中...
SV 断言标记不正确的 verilog 事件区域
是否有系统 verilog 结构可以在 verilog 事件队列中...
推荐在 UVM 中编写具有不同事件极性的监视器的方法
我正在尝试为 VDU（视频显示单元）实现监视器，并且...
如何通过type_id过滤uvm_info消息？
我需要通过其中定义的 type_id 过滤所有 uvm_info 日...
如何使用在运行阶段声明的数组计算检查阶段的延迟？
iam 试图捕获 uvm 运行阶段的时间并在 uvm 检查阶段...