在 Verilog 中，如何将模块的输入接地本质上是输入 = 0 值
所以我正在制作一个 ALU，它有一个 8to1 多路复用器...
64 位 ALU 输出在 TestBench 波形上显示出高阻抗
我必须制作一个 64 位 ALU，它接收 A 和 B 64 位输入...
如何在真正的 FPGA 上实现 nand2tetris 处理器？
我学习了 nand2tetris 课程 (<a href="https...
我究竟做错了什么？测试台未正确更新
我正在尝试实施测试平台，以便在 3 个滴答后，每个输...
Eclipse 中的代码更改后“未找到 Nios II 目标连接路径”
我得到了一个 NIOS 项目的工作。其他人设计了它的 Q...
将 Waveshare 高精度 AD/DA 板 (ADS1256) 连接到 DE10-Nano 套件
我目前正在开展一个心电图项目，但在将 Waveshare 高...
英特尔 MAX 10 DDR 输出
我想通过 DDR 寄存器输出时钟信号。目标 FPGA 是 In...
这行 Verilog 代码有什么作用？ 我认为是 256 块或 64 块[不重复？]
我主要对为什么它写成 [0:255] 而不是通常的 [Most重...
使用 VHDL 在 Quartus 中使用除法运算符的问题
我们需要使用 VHDL 将两个整数相除并在 FPGA 上运行...
Quartus 是否支持内存综合？
我正在处理一个生成大量组件的项目。我遇到的问题是...
Quartus - 复古输入或门 - 输出 PIN 卡在 GND
我有一个简单的squematic： <a href="https:...
英特尔 Cyclone LP 上的 CSI-2 接收器
我正在 Cyclone 10LP 设备上设计 CSI-2 接收器。数据...
英特尔 FPGA 的 OpenCL 中本地内存阵列的 RAM 消耗量如此之大
我在 OpenCL 中为 FPGA 板编写了一个简单的代码。我...
ModelSim：Altera On-Chip Flash 在 readdata 中没有响应
波形模型：<a href="https://i.stack.imgur....