在调试器内存视图中问号而不是实际内存内容是什么意思？
我正在使用 Xilinx SDK 调试在 CORA-Z7-10 微控制器...
设备树中的中断处理
<pre><code>ps7_gpio_0: ps7-gpio@e000...
在 Xilinx SDK 中使用 TCL 更改 BSP 的库参数
我想在 Xilinx SDK 中使用 tcl 命令更改 lwip 和 xi...
bitbake core-image-minimal 失败并显示消息：No module named 'pyshtables'
我正在学习本教程： <a href="https://www.s...
16 比 1 多路复用器在 vhdl
我正在尝试在 vhdl 中编写代码以使用 2 比 1 多路复...
SDRAM 上的帧缓冲区
我有一个装有 SDRAM 的 Spartan 6 (XC6SLX9) 评估板...
为包含配置bitream和Microblaze软件的Xilinx Spartan-6创建可引导SPI闪存PROM文件的设计流程
为包含配置bitream和Microblaze软件的Xilinx Sparta...
zynq pl 会导致内核崩溃吗？
我们的系统使用 Xilinx Zynq SoC。 有时，问题看起来...
Ultra96 硬件提升/超频
目前，我正在做一个在ultra96 v2板上使用python代码...
当 CPU 0 在 Zynq 7000 上使用 xsct 停止时停止 APU
使用 xcst，我试图在内核之一命中断点时停止 APU 执...
使用 FPGA 控制 ADC 数据速率
我需要控制与我的 FPGA 接口的 ADC 的采样频率。 &l...
尝试在 vivado 2018.3 中配置约束时缺少外部端口
我在 vivado 2018.3 中做了这个设计： <a href=&...
使用 OpenCL 从 CPU 内核读取缓冲区并将其复制到 FPGA 内核
我正在尝试加速赛灵思 u50 FPGA 上的 Ethash 算法。...
VC707 IOBANK 中不同的 VCCO 和 VRN/VRP 电压
如果我在 Virtex-7 中的 HP bank 引脚上使用级联 DC...