VHDL 8x16 寄存器文件不可综合
我必须在学期期间为一个项目编写一个 8x16 位的寄存...
Verilog 错误“连续赋值输出必须是网络”
我正在完成一项任务，我必须在其中综合我的 Verilog...
Verilog 综合给了我一个我不明白的错误
我在合成我的代码时遇到这个错误，但我不知道这是什...
未连接的端口-Verilog 综合错误
我正在综合我的 RTL，但我一直收到错误“警告：在设...
如何在 SystemVerilog 中制作可综合的指令存储器？
我正在 SystemVerilog 上设计 MIPS 处理器。指令存储...
在 verilog 代码中访问 2d 寄存器数组以在 leonardo 工具中进行合成时出现语法错误
我在 ISE 工具中用 verilog 代码制作了一个简单的缓...
Verilog HDL 的可合成行为模型，用于计数信号变化的计数器？
我们有一个随时间变化的信号（名称 <code>In&...
VHDL可以合成clk'event吗？
我正在尝试用 VHDL 编写一个 4 位乘法器。这是我写的...
模块没有与组件端口“en”匹配的正式端口
我对 vhdl 非常熟悉，我正在 Vivado 中执行此操作。...
为什么 Yosys 将顺序语句合成为常量
我有下面的 Verilog 声明： <pre><code>...