使用ABC实现，在Verilog中是否可以替代* keep *？

问题描述

我正在使用yosys通过synth_ice40命令进行合成，该命令也会调用ABC。在我的Verilog代码中，我使用过(* keep *) wire wire_1; Yosys并没有对此进行优化，但是当涉及到ABC时，它会删除这些未使用的导线。是否有与(* keep *)等效的东西可以在Verilog中使用，而ABC不能优化和删除某些导线？ 任何帮助，将不胜感激。 谢谢，

日志： `.44.2。连续的TECHMAP通行证。 没有更多的扩展可能。 删除了0个未使用的单元格和3条未使用的导线。

2.45。执行OPT_LUT传递（优化LUT）。 发现LUT。 LUT数量：1 2-LUT 1

消除LUT。 LUT数量：1 2-LUT 1

合并LUT。 LUT数量：1 2-LUT 1

消除了0个LUT。 合并0个LUT。

2.46。执行TECHMAP pass（映射到技术原语）。

2.46.1。执行Verilog-2005前端：/ usr / local / bin /../ share / yosys / ice40 / cells_map.v 解析来自/usr/local/bin/../share/yosys/ice40/cells_map.v' to AST representation. Generating RTLIL representation for module $ lut'的Verilog输入。 成功完成Verilog前端。

2.46.2。连续的TECHMAP通行证。 对$ lut类型的单元格使用模板$ paramod $ lut \ WIDTH = 2 \ LUT = 4'1000。 没有更多的扩展可能。 删除了0个未使用的单元格和2条未使用的导线。

解决方法

暂无找到可以解决该程序问题的有效方法，小编努力寻找整理中！

如果你已经找到好的解决方法，欢迎将解决方案带上本链接一起发送给小编。

小编邮箱:dio#foxmail.com (将#修改为@）