如何在Yosys ABC实施步骤中保留电线

问题描述

我正在实现一个简单的电路，并希望在使用Yosys ABC实现过程中保留一些导线。我正在使用 synth_ice40 进行合成。我在Verilog代码中使用（* keep *）保留导线，但是我注意到在TECHMAP通过之后，导线被移除，并且当我使用 ice40_viewer 查看文本文件时，再也看不到它们了>。

有人可以提供解决方案或评论为什么会以这种方式发生吗？

解决方法

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