生成if条件必须为常量表达式

问题描述

我试图为RISC-V程序集创建立即生成器，但是遇到了if语句。 这是我在Verilog中的代码：

module signextend(in,out,sel);
    parameter nin = 32;
    parameter nout = 32;
    input [nin-1:nin-25] in;
    input [2:0] sel;
    output [nout-1:0] out;
    
    if (sel == 3'b000)
        begin
            assign out[19:0] = in[31:12];
            assign out[31:20] = {12{in[31]}};
        end
    else if (sel == 3'b001) 
        begin
            assign out[11:0] = in[31:20];
            assign out[31:12] = {20{in[31]}};
        end
    else if (sel == 3'b010)
        begin
            assign out[4:0] = in[24:20];
            assign out[31:5] = 0;
        end
    else if (sel == 3'b011)
        begin
            assign out[3:0] = in[11:8];
            assign out[4:9] = in[30:25];
            assign out[10] = in[7];
            assign out[11] = in[31];
            assign out[31:12] = {20{in[31]}};
        end
    else if (sel == 3'b100)
        begin
            assign out[4:0] = in[11:7];
            assign out[11:5] = in[31:25];
            assign out[31:12] = {20{in[31]}};
        end
    else if (sel == 3'b101)
        begin
            assign out[9:0] = in[21:30];
            assign out[10] = in[20];
            assign out[18:11] = in[19:12];
            assign out[19] = in[31];
            assign out[31:20] = {12{in[31]}};
        end 
    else 
        assign out = 32'hxxxx;  
endmodule

每个if语句中都存在问题：generate if条件必须是一个常量表达式。

解决方法

您需要将所有代码放入always块中，并删除assign：

always @(*) begin
  if (sel == 3'b000)
      begin
          out[19:0] = in[31:12];
          out[31:20] = {12{in[31]}};
      end
  else if (sel == 3'b001) 
    // etc

一个always块包含一些软件（您的if语句），它们对一些硬件进行建模（生成的组合逻辑）。

在if（或always）块之外有一个initial语句是合法的，但这意味着有所不同。这意味着有条件包括硬件，即如果某些条件成立，则包括该硬件。这种 condition 必须是 static ，即在编译时固定。不能像您的sel那样输入。如果您考虑一下，那是完全有意义的：如何根据某些输入的值来创建一些可以神奇地出现和消失的硬件？你不能这就是为什么出现错误的原因。

您需要删除assign，因为在assign块中包含always是合法的，但这意味着有些奇怪。永远不要做。