构建VCS模拟器后，如何使Verilog准备好使用CAD工具

问题描述

我已经使用某些配置（默认，DualCoreConfig，RoCCExampleConfig等）成功构建了VCS模拟器，并在vism / generation-src下获得了所需文件 现在如何在CAD工具中使用/准备此文件（简介）

我需要进行任何处理来编译Verilog文件以在CAD工具中运行吗？

谢谢

解决方法

Rocket Chip README上有一些与此有关的文档。

您主要需要做两件事：

1. 填充所有内存黑盒。您可以修改包含的scripts/vlsi_mem_gen脚本以与您的内存编译器（或由您的内存编译器生成的内存）对齐，也可以手动填充此黑盒。您可以在vsim/generated_src/*.conf文件中找到黑盒存储的参数。
2. 使用已定义的SYNTHESIS变量运行VCS。

如果使用“ hardfloat”浮点单元构建Rocket Chip，则应在VLSI工具中启用重定时以获得适当的时钟速率（如以下答案所示：https://stackoverflow.com/a/39006952/3870549）。