建模2 ^ nx m单端口RAM

问题描述

我正在使用Verilog对（2 ^ n）x m单端口ram进行建模。该ram有一个输入使能端口，输入读写端口（rw），当它为1时，我们将写入ram；当它为零时，我们将读取，输入地址端口（addr），inout数据端口和一个输入write_data端口。

这是设计代码：

module single_port_ram # ( parameter n=4,m=4) (rw,addr,data,enable);
  input rw,enable;
  inout [m-1:0]data;
  input [n-1:0] addr;
  reg [m-1:0] ram [(2**n)-1:0]; 
  reg [m-1:0]data_reg;
  assign data = (enable & !rw ) ? data_reg : {(m-1){1'bz}};
  
  always @ (*) begin
   
    if(enable) begin
      if(rw) 
        ram[addr]<=data;// wrtite to the ram address
        else
          data_reg <= ram[addr] ; // read from ram address
    end
  end
endmodule

这是测试台代码：

module t_b # ( parameter n=4,m=4);
  reg rw,enable;
  reg [n-1:0] addr;
  // Variables needed for the read and write strategy to/from the bi-directional port
 
  wire [m-1:0]data;
  reg  [m-1:0]write_data; // input data to be written
 
  
  assign data = (enable & rw) ? write_data: {(m-1){1'bz}};
 
  
  
  single_port_ram  tb (.rw(rw),.enable(enable),.addr(addr),.data(data));
                     
   initial begin 
    $dumpfile("dump.vcd");
    $dumpvars;
    end 
                     
initial begin
      // write
       enable=1; rw=1 ; #20
      addr=1; write_data='b 1 ;  #20
  
  // write again
       enable=1; rw=1 ; #20
      addr=2; write_data='b0 ;  #20
      
      // read
      
       
      rw=0 ;  addr=1;  #10
      
      
      
      
      
      $finish;
       end
                     
  endmodule 

问题在于，在写入时，内存应在其数据双向端口中输出z值，而在读取时应在数据双向端口中输出所需的值。我的代码中不是这种情况。如果对其进行仿真，则会发现在写入时数据端口将遵循write_data端口的值。这个问题是什么原因造成的？我认为它在tb代码中。

解决方法

在您的测试平台中，您当前始终在设置enable=1，而这永远不允许您在数据上看到z。如果设置enable=0，则数据上将显示z。例如：

  // read
  rw=0 ;  addr=1;  #10

  // read
  enable=0; rw=0 ;  addr=1;  #10

  $finish;

此外，您在z常量的位宽中存在错误。更改：

{(m-1){1'bz}}

收件人：

{m{1'bz}}