问题描述
我正在尝试通过异步重置了解D-FlipFlop的以下Verilog代码：
func我认为在module dff ( input d,input rstn,input clk,output reg q);
always @ (posedge clk or negedge rstn)
if (!rstn) q <= 0;
else q <= d;
endmodule
的下降沿，rstn的值不稳定。它可以是rstn或0或1。那么为什么我们可以在代码x的下一行中使用这个不稳定的值？
解决方法
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