有没有办法在SystemVerilog中打印变量名？

问题描述

我想打印变量名以及大量信号的值。 例如

signal_a = 2,signal_b = 3,...

当前，我正在使用以下方法，在该方法中，我还将信号名称作为字符串传递。

module top();
    logic signal_a=2;
    logic signal_b=3;

    initial begin
        print_sig(signal_a,"signal_a");
        print_sig(signal_b,"signal_b");
    end

    task print_sig(logic sig,string sig_name);
        $display("%s = %0b",sig_name,sig);
    endtask
endmodule

有没有一种方法可以某种方式打印变量的名称，而不是像上面的代码中那样将名称作为字符串传递？

由于我需要对大量信号进行此操作，因此以下方法会更好

print_sig(signal_a);
print_sig(signal_b);
...

我尝试了％m。但是它仅显示函数或对象的层次结构名称，而不显示变量名称。

解决方法

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