在Verilog中调用模块

问题描述

我刚刚开始使用Verilog学习硬件编程，但由于无法理解错误的含义而感到迷lost。在这里，我正在调用模块reg31

module nbit_register(input clk,input [31:0]in,input reset,input L,input load,input shift,output reg[31:0] out);
always@(*)begin
if(load==1) 

  reg32 add(clk,in,reset,L,out);
  
   else
        out={ in[30:0],1'b0};
   end
    
   endmodule

但是，我收到此错误：

错误：“ reg32”附近的语法错误

这是模块的样子

module reg32(
    input clk,input [31:0] in,input rst,input  L,output  [31:0] out
    );

有人可以在这里指出错误吗？

解决方法

暂无找到可以解决该程序问题的有效方法，小编努力寻找整理中！

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hardware verilog vivado