问题描述
我正在尝试学习如何在Verilog中传递参数。到目前为止，我了解到该声明看起来像这样：
module funct #(parameter n = 32)
(input clk,input [n-1:0]in,input reset,input L,input load,input shift,output reg[n-1:0] out);
我实例化该模块中依赖于参数的另一个模块，因此我也在那里定义了参数。
module funct2 #(parameter n = 32) (
input clk,input [n-1:0] in,input rst,input L,output [n-1:0] out
);
我的问题是如何在funct2中调用funct？
我还想知道如何在testbench文件夹中实例化funct。没有parameter，它看起来像这样
funct uut(.clk(clk),.in(in),.reset(reset),.L(L),.load(load),.shift(shift),.out(out));
解决方法
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