Vivado在合成过程中完全消除了设计-可能存在约束问题

问题描述

我已经为某个设备编写了一些VHDL，该设备可对具有低占空比的随机脉冲进行归一化并使其脱离串行。

精心设计的外观看起来不错。但是，由于某些原因，当我运行综合时，所有内容（一根导线除外）都被优化了。

我怀疑它与约束文件有关，因为我收到了这个令人毛骨悚然的消息：

[约束18-5210]未选择要写入的约束。解析度： 此消息可以表明没有限制 设计，或者它可以指示used_in标志设置为 约束被忽略。运行时使用后一种情况 synth_design不向结果写入综合约束 检查点。相反，在综合时读取项目约束 设计已打开。

我的约束文件基于直接从Digilent下载的CMOD A7的模型约束文件。我要做的就是更改信号名称以匹配我的顶级文件。

## 12 MHz Clock Signal
set_property -dict { PACKAGE_PIN L17   IOSTANDARD LVCMOS33 } [get_ports { sysclk }]; #IO_L12P_T1_MRCC_14 Sch=gclk
create_clock -add -name sys_clk_pin -period 83.33 -waveform {0 41.66} [get_ports {sysclk}];
## Buttons
set_property -dict { PACKAGE_PIN A18   IOSTANDARD LVCMOS33 } [get_ports { reset }]; 
## GPIO Pins
## Pins 15 and 16 should remain commented if using them as analog inputs
set_property -dict { PACKAGE_PIN M3    IOSTANDARD LVCMOS33 } [get_ports { din[0]  }]; #IO_L8N_T1_AD14N_35 Sch=pio[01]
set_property -dict { PACKAGE_PIN L3    IOSTANDARD LVCMOS33 } [get_ports { din[1]  }]; #IO_L8P_T1_AD14P_35 Sch=pio[02]
set_property -dict { PACKAGE_PIN A16   IOSTANDARD LVCMOS33 } [get_ports { din[2]  }]; #IO_L12P_T1_MRCC_16 Sch=pio[03]
set_property -dict { PACKAGE_PIN K3    IOSTANDARD LVCMOS33 } [get_ports { din[3]  }]; #IO_L7N_T1_AD6N_35 Sch=pio[04]
set_property -dict { PACKAGE_PIN C15   IOSTANDARD LVCMOS33 } [get_ports { din[4]  }]; #IO_L11P_T1_SRCC_16 Sch=pio[05]
set_property -dict { PACKAGE_PIN H1    IOSTANDARD LVCMOS33 } [get_ports { din[5]  }]; #IO_L3P_T0_DQS_AD5P_35 Sch=pio[06]
set_property -dict { PACKAGE_PIN A15   IOSTANDARD LVCMOS33 } [get_ports { din[6]  }]; #IO_L6N_T0_VREF_16 Sch=pio[07]
set_property -dict { PACKAGE_PIN B15   IOSTANDARD LVCMOS33 } [get_ports { din[7]  }]; #IO_L11N_T1_SRCC_16 Sch=pio[08]

set_property -dict { PACKAGE_PIN V8    IOSTANDARD LVCMOS33 } [get_ports  uart_out ]; #IO_L14N_T2_SRCC_34 Sch=pio[48]

精心设计的外观甚至可以生成看起来不错的原理图。

但是，合成的原理图缺少我的大部分电路：

任何想法出了什么问题或如何解决？

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综合日志：

太大，无法在此处发布，但here's a gist。

解决方法

暂无找到可以解决该程序问题的有效方法，小编努力寻找整理中！

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