SystemVerilog始终@序列

问题描述

我想创建一个使用序列进行事件控制的always块，但是我不确定SystemVerilog中是否允许这样做，并且在尝试执行此操作时遇到内部编译器错误。这是我的代码示例：

sequence ReqValid_s;
  @(posedge clk)
  (ReqValid ##1 1) or (ReqSpec ##1 !ReqCancel);
endsequence

always @(ReqValid_s iff enable) begin
    //do stuff
end

当我尝试对此进行编译时，出现内部编译器错误，而没有任何有用的注释。我相当有信心这是由于始终使用@（ReqValid_s），因为如果我将其更改为始终使用@（posedge clk），它就可以正常工作。我还没有在SV LRM中找到任何明确的答案，但是我认为这是可行的，因为我可以使用一个序列来进行掩护组的采样事件。

解决方法

这应该有效（您永远都不会看到内部错误）。我将iff enable逻辑移到序列中。这样，所有信号将具有相同的采样。

sequence ReqValid_s;
  @(posedge clk)
  (ReqValid ##1 enable) or (ReqSpec ##1 !ReqCancel && enable);
endsequence

always @(ReqValid_s) begin
    //do stuff
end

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