PHY Marvell 88E1518

问题描述

我用RGMII模式构建了一个带有Cyclone10GX和phy marvell 88E1518的定制板。我在RGMII模式下使用CycloneIII和marvell 88E1111也具有类似的硬件，可以正常工作。

它无法运行由1Gb的完整硬件UDP / IP堆栈组成的相同设计。

我在接收路径上的DDIO和PHY的RX_CLK之后启用了一个Signaltap探针。该时钟为IOPLL供电，从而驱动FPGA内部的所有内容。
令人惊讶的是，输入时钟RX_CLK下降了一个周期，并使PLL解锁。

我不断检查一些MDIO寄存器以了解发生了什么。 寄存器10第0页告诉我它出现了IDLE错误，尽管我没有做任何特别的事情。 根据我对802.3的了解，IDLE是2个数据包之间所需的数据包间隔。 在数据表的第41页中，它说：

在1000BASE-T模式下，将分析接收的空闲流，以便 加扰种子，4对中的偏斜，对交换顺序和 可以考虑成对的极性。校准后， 将4D PAM 5符号转换为9位符号，然后 解密为8位数据值。如果解扰器无法锁定 出于任何原因，链接被断开，校准重新开始 自动协商完成后

我不知道在哪里检查错误。 如果有人对可能发生的事情有所了解，我将非常感谢您的帮助。

约翰

解决方法

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