为什么即使文本编辑器没有显示错误，我的行为模拟也会失败？

问题描述

我尝试了第一个半加法器Verilog项目。设计和测试平台似乎是正确的（我什至使用在线代码进行测试），但由于某种原因，系统始终会向我显示错误消息，并且无法模拟但未指定位置。

这是我的设计代码：

+------------------+-------+
| Variable_name    | Value |
+------------------+-------+
| secure_file_priv |       |

这是我的测试台代码：

`timescale 1ns / 1ps
module half_adder(a,b,sum,carry);

input a,b;
output sum,carry;

assign sum=a^b;
assign carry=a&b;

endmodule

这是错误消息：

我在日志中发现了这个问题：“无法打开包含文件'half_adder.v'”，也许这是问题的根源

解决方法

尽管有可能，但不必`include进行完整的设计。我认为准备一个列出所有设计文件的文件列表，并将其传递给模拟器更容易，更灵活。

`include文件通常由小型构建块组成，例如宏`define，gate / flip-flop / IO Verilog模型（您将它们视为“库单元”， ）等。

`include文件时，必须通知工具所包含文件的位置。尝试将以下行添加到文件列表中：

+incdir+<include_file_path>

或者，您的模拟器可能支持类似的选项。

（我之所以使用“尝试”，是因为我没有使用过其他工具。我不知道这是Verilog标准还是仅特定于synopsys工具。）