如何在Verilog设计中正确编写循环条件？

编程问答 2022-06-07

问题描述

我想用Verilog编写一个模块，该模块在正时钟沿输出相同的32位输入。但是，我对循环条件有些麻烦。

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解决方法

module if_id (
  input             clk,input      [31:0] in,output reg [31:0] out
);

 always@(posedge clk)
   out <= in;

endmodule

如果您打算注册32bit值，则无需编写循环代码。但是，如果您需要以数组模式编写它，则需要在代码中使用genvar变量。顺便说一下，verilog变体不支持int。迁移到System-verilog以获取更多数据类型。

hdlverilogverilog