问题描述
我想在System Verilog中使用参数化的typedef结构。
例如，除了对8位和16位复杂数据进行单独定义之外，我还可以对复杂数据类型进行参数化typedef吗？
typedef struct {logic [7:0] i,q;} complex_datatype_8b;
typedef struct {logic [15:0] i,q;} complex_datatype_16b;
解决方法
没有参数化的typedef构造，但是您可以将参数化的typedef作为参数化的模块，接口，类等的一部分。
module mod #(int A = 1,int B = 1)();
typedef struct packed {logic [A-1:0] i,q;} t1;
typedef struct packed {logic [B-1:0] i,q;} t2;
...
endmodule
在testbench中表达参数化typdef的一种典型方法是使用类：
class cl #(parameter C = 1);
typedef struct packed {logic [C-1:0] i,q;} tp;
endclass
module mod1();
cl#(7)::tp t;
..
endmodule
实际上，您可以使用任何参数代替typedef中的常量。
,无法对typedef进行参数化，但是我们需要做一些调整才能获得相似的结果。在这里，我们正在使用宏。
`define MY_STRUCT_STAGE(NAME) \
my_struct_t_``NAME``
`define MY_STRUCT_STAGE_DEFINE(NAME,CNTR_TBL_ADDR_W,CNTR_TBL_DATA_W) \
typedef struct { \
logic [CNTR_TBL_ADDR_W-1``:0] address; \
logic [CNTR_TBL_DATA_W-1:0] data; \
} `MY_STRUCT_STAGE(NAME)
module module_struct #(parameter int ADDR = 3,parameter int DATA=2);
`MY_STRUCT_STAGE_DEFINE(struct1,ADDR,DATA)
`MY_STRUCT_STAGE(struct1)
endmodule
module top ();
module_struct ms1(); // by default ADDR = 3 and DATA=2 with this structure is created
module_struct #(5,6) ms2(); // struct is created with ADDR=5 and DATA=6
endmodule
我从-获得了参考 https://verificationacademy.com/forums/systemverilog/parameterized-struct-systemverilog-design 发布