为什么 D-FF 不使用我分配的时钟 Quartus 原理图

问题描述

上面给出的原理图是设计的简化版本。但这足以解释我的问题。从原理图中可以看出，第二个 dff 的时钟信号连接到 (Q0' & clk)。但在模拟中，D1 没有使用连接到端口的信号。相反，它显然使用了 my_clk 信号。为了更清晰的观察，我添加了 CLK1 引脚。

我想知道为什么会发生这种情况？另外，我在时钟端口添加了缓冲区，希望能解决问题，但没有帮助。如果有人提议删除这些缓冲区，则不起作用。我还添加了问题区域的更近图。如果您在这里向我解释问题，我将不胜感激。提前致谢。

编辑：当我移除与门时，它工作正常。所以，问题是与门。但我在整体设计中需要它们。

解决方法

暂无找到可以解决该程序问题的有效方法，小编努力寻找整理中！

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