如何将verilog blackbox链接到chisel中的火箭芯片内存？

问题描述

我正在尝试将 verilog 模块连接到 Rocketchip 的内存。更准确地说，我想将内存加密引擎集成为黑盒。我的想法是将我的 verilog 模块链接到特征 CanHaveMasteraXI4MemPort 的 memAXI4Node 和 SimAXIMem 的 io_axi4 节点。 verilog 模块具有用于 AXI 端口、时钟和复位的 IO。

我的第一次尝试看起来像这样：

SimAXIMem.scala

def connectMem(dut: CanHaveMasteraXI4MemPort)(implicit p: Parameters): Seq[SimAXIMem] = {
  dut.mem_axi4.zip(dut.memAXI4Node.in).map { case (io,(_,edge)) =>
  val mem = LazyModule(new SimAXIMem(edge,base =    p(ExtMem).get.master.base,size = p(ExtMem).get.master.size))
  Module(mem.module).suggestName("mem") 
  val blackBox = Module(new MyBlackBox())
  blackBox.io.s_axi_awid := io.aw.bits.id
  blackBox.io.s_axi_awaddr := io.aw.bits.addr
  ...
  mem.io_axi4.head.aw.bits.id := blackBox.io.m_axi_awid
  mem.io_axi4.head.aw.bits.addr := blackBox.io.m_axi_awaddr
  ...
  //not working
  val clock: Clock
  blackBox.io.clock := clock
  mem
  } 
}

有没有合适的方法将我的 verilog 模块放在这两个节点之间？ 我如何将时钟分配给我的黑匣子，因为这只能在特征或模块内实现。但我认为，要将黑盒连接到内存，必须在方法内部完成实例化。

杰森

解决方法

暂无找到可以解决该程序问题的有效方法，小编努力寻找整理中！

如果你已经找到好的解决方法，欢迎将解决方案带上本链接一起发送给小编。

小编邮箱:dio#foxmail.com (将#修改为@）