SystemVerilog 中的 always_ff，它是如何工作的？

问题描述

给定以下代码：

1 always_ff @(posedge clk) begin
2     z1<=y1; y1<=x1;
3     z3=y3; y3=x3;
4 end

哪种说法是正确的？ （我写它们是为了理解）

1. 1 号线和 2 号线同时连接，然后我们才到达 3 号线。

2. 先连接3号线，然后1号线和2号线同时连接起来。

3. 第 1 & 2 & 3 行都同时连接（大多不正确）。

如果我把代码改成：

1 always_ff @(posedge clk) begin
2     z3=y3; y3=x3;
3     z1<=y1; y1<=x1;
4 end

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我在 always_ff 中读到，只要我们使用 ANY 资源我同时使用阻塞和非阻塞的特定情况。

解决方法

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