“GT0 未在 xil_defaultlib 中编译”和“gt 未声明”

问题描述

这是我第一次在 VHDL 中工作，我想知道为什么我会收到“gt1 未在库 'xil_defaultlib' 中编译，并且在 struc_arch 中未声明 gt”的错误。代码的目的是基本上有一个 2 位比较器，如果 a 大于 b，它将输出 1。

architecture struc_arch of gt2 is
    signal g1 : std_logic;
begin
    gt_bit0_unit : entity work.gt0(sop_arch)
        port map(
            i0 => a(1),i1 => b(0),gt => g0
        );
    agtb <= gt;
end struc_arch;

以及引用的sop_arch的代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity gt2 is
port (a,b : in std_logic_vector(1 downto 0);
agtb : out std_logic);
end gt2;

architecture sop_arch of gt2 is
begin
agtb <= '1' when (a>b) else
'0';
end sop_arch;

解决方法

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