问题描述
我正在尝试使用 yosys 综合一个 verilog 设计,但是出现以下错误,这不是很有帮助。我什至不确定该工具抱怨的是代码的哪一部分。 (补充一下,我已经用 Modelsim 模拟了设计,没有问题)
如果有人能帮助我,我将不胜感激。
Warning: Replacing memory \cnt_CHKN_proc with list of registers. See RTL/Decode.sv:410
ERROR: Assert `arg->is_signed == sig.as_wire()->is_signed' Failed in frontends/ast/genrtlil.cc:1738.
解决方法
暂无找到可以解决该程序问题的有效方法,小编努力寻找整理中!
如果你已经找到好的解决方法,欢迎将解决方案带上本链接一起发送给小编。
小编邮箱:dio#foxmail.com (将#修改为@)