我的代码中出现以下错误，我不知道它们是什么意思，也不知道如何修复它们

问题描述

所以我正在尝试在 EDA PLAyground 上为 32 位 ALU 编写 VHDL，但是我收到了一些我不太明白的错误消息，我不知道如何修复它们，有人可以帮忙吗? 我不明白错误在哪里，我不知道在我的代码中更改什么来修复它们。

以下是VHDL代码：

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_signed.ALL;

entity alu is
    port(
    A,B: in std_logic_vector(31 downto 0);
            opcode: in std_logic_vector(2 downto 0);
            Result: in std_logic_vector(31 downto 0) 
            );
end entity alu;

architecture dataoperations of alu is
begin 
    Result <= A + B when opcode="1010" 
    else    A - B when opcode="1000"
    else    abs(A) when opcode="1011"
    else    -A  when opcode="1101"
    else    abs(B) when opcode="0001"
    else    -B when opcode="1001"
    else    A or B when opcode="0110"
    else    not A when opcode="1111"
    else    not B when opcode="0101"
    else    A and B when opcode="1100"
    else    A xor B when opcode="0010";
end architecture dataoperations;

这是测试平台代码：

library IEEE;
use IEEE.std_logic_1164.all;

entity mytestbench is
end entity mytestbench;

architecture test of mytestbench is
    signal in1,in2,out1: std_logic_vector (31 downto 0);
    signal in3: std_logic_vector (2 downto 0);
begin
    g1: entity work.alu(dataoperations)
        port map (A <= in1,B <= in2; opcode <= in3,Result <= out1);
    in1 <= "0001","0FAF" after 20 ns,"F000" after 40 ns;
    in2 <= "0100","7FFF" after 10 ns,"FFFF" after 30 ns;
    in3 <= "00";
end architecture test;

这里是错误信息：

COMP96 File: design.vhd
COMP96 Compile Architecture "dataoperations" of Entity "alu"
COMP96 ERROR COMP96_0143: "Object "Result" cannot be written." "design.vhd" 15 2
COMP96 File: testbench.vhd
COMP96 ERROR COMP96_0724: "',' or ')' expected." "testbench.vhd" 12 28
COMP96 ERROR COMP96_0015: "';' expected." "testbench.vhd" 12 31
COMP96 ERROR COMP96_0019: "Keyword 'when' expected." "testbench.vhd" 12 65
COMP96 ERROR COMP96_0015: "';' expected." "testbench.vhd" 12 65
COMP96 ERROR COMP96_0019: "Keyword 'end' expected." "testbench.vhd" 12 65
COMP96 ERROR COMP96_0016: "Design unit declaration expected." "testbench.vhd" 12 66
COMP96 ERROR COMP96_0019: "Keyword 'of' expected." "testbench.vhd" 16 22
COMP96 ERROR COMP96_0018: "Identifier expected." "testbench.vhd" 16 22

解决方法

最后 8 个错误是使用分号，逗号分隔符应该在 g1 端口映射中。

rmultinom

一个列表用逗号分隔，除了一个用分号分隔的接口声明列表。这是在端口映射方面丢失了端口关联（这不是声明，而端口子句是）。

（注意端口映射关联在正式端口和实际信号之间使用复合分隔符 n <- 20 p <- 50 N <- 3*(n*p) prob_true <- rep(1/p,p) a <- rmultinom(n,N,prob_true) 而不是 -- port map (A <= in1,B <= in2; opcode <= in3,Result <= out1); port map (A => in1,B => in2,opcode => in3,Result => out1);。这将是另外十几个错误。）

第一个错误是因为alu口Result有错误的mode（应该是mode out）。

这些是印刷错误。

mytestbench 中存在尚未公开的错误。

分配给 in1、in2 的字符串值应该是位串（例如 x"7FFF"），其中每个十六进制数字代表 4 个元素，当应该有 32 个元素时显示 16 个元素（例如 x"00007FFF"）。分配给 in3 的值没有足够的元素。作为糟糕的例子：

=>

这不是一个糟糕的第一次尝试。分号中需要逗号的错误数量令人惊讶，这反映了 ALDEC 工具中的解析器架构。一个前瞻为 1 的解析器会（应该）更早退出。语法错误很难提供有用的错误消息，它们在任何语义分析之前就被检测到。您最后的求助方法可能是检查语法（在 LRM、IEEE 标准 1076 中进行了描述）。

同一行的第一个错误：

<=

最后两个数字是行号，字符位置是第一个需要注意的。你几乎会认为在第一个错误后退出会更好地“教”你语言语法。

还有一个未公开的模拟错误，例如 -- in1 <= "0001","0FAF" after 20 ns,"F000" after 40 ns; -- in2 <= "0100","7FFF" after 10 ns,"FFFF" after 30 ns; -- in3 <= "00"; in1 <= x"00000001",x"00000FAF" after 20 ns,x"0000F000" after 40 ns; in2 <= x"00000100",x"00007FFF" after 10 ns,x"0000FFFF" after 30 ns; in3 <= "000"; 的字符串文字长度和操作码中的元素数不匹配 (3,2 downto 0)。相等运算符将始终评估为 FALSE。修复字符串文字或在操作码中具有匹配数量的元素。

active-hdl vhdl