VHDL 代码上 5 位输入 rom 的数组长度不正确

问题描述

我正在尝试创建一个 5 位输入 32 位输出 rom，但在测试台部分我收到一个错误，内容如下：

COMP96 ERROR COMP96_0367: "Improper array length (8). Expected length is 5." "testbench.vhd" 18 26
COMP96 ERROR COMP96_0367: "Improper array length (8). Expected length is 5." "testbench.vhd" 17 26
COMP96 ERROR COMP96_0367: "Improper array length (8). Expected length is 5." "testbench.vhd" 16 14
COMP96 ERROR COMP96_0367: "Improper array length (4). Expected length is 5." "testbench.vhd" 15 26

测试台代码如下：

library IEEE;
use IEEE.std_logic_1164.all;

entity rom_test is
end entity rom_test;

architecture dataflow of rom_test is
    signal input_address: std_logic_vector (4 downto 0);
    signal output_data: std_logic_vector (31 downto 0);
    
begin
    g1: entity work.rom(dataflow)
        port map(addr=>input_address,data_out=>output_data);
        
        input_address <= x"0",x"01" after 20 ns,x"02" after 40 ns,x"03" after 60 ns;
end architecture dataflow;

有人可以帮忙吗？

解决方法

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rom vhdl