未为通过 Verilog 后端中的 proc 创建的单元定义端口类型

问题描述

我想知道不同单元格的连接可以采用什么类型的端口。

我需要知道什么时候单元连接端口是电线、常量或其他东西。 Yosys 有预定义的函数来检查连接的端口类型，例如

for (auto it = cell->connections().begin(); it != cell->connections().end(); ++it,counter++) {
    auto port = cell->getPort(it->first);
    if (port.is_wire()) {
        wire_ = port.as_wire(); 
                        }
    else if (port.is_fully_const()) { 
        ... 
    } else ... // is_bit,is_const,is_fully_ones,is_fully_zero,is_fully_def,is_fully_undef

然而，我的发现是，这些预定义类型未涵盖某些端口类型。这只发生在通过 proc 创建单元格时。 我需要知道什么连接到端口，还有其他方法可以获取该信息吗？

解决方法

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