问题描述
这是关于跨 cache 不同层的缓存一致性协议。我对 L1 的理解（X86_64）是，它仅由一个内核拥有，L2 介于 2 个内核和 L3 之间，用于 cpu 插槽中的所有内核。我已经阅读了 MESI 协议功能，关于存储缓冲区、无效队列、无效消息等。我的疑问是 MESI 仅适用于 L1 还是适用于 {{ 1}} 和 L2 也是如此。或者 L3 和 L2 之间是否有不同的缓存同步。
解决方法
缓存级别的数量、每个级别相对于系统中其他处理器或内核的组织方式以及每个缓存中实现的一致性协议由核心微架构、非核心微架构定义，在某些情况下，相关的启动时配置选项。这些设计方面因供应商和处理器代以及同一代中的型号而异。即使仅考虑过去几年发布的处理器，也有很多不同的设计。
Intel 和 AMD 始终清楚地记录了缓存层次结构的组织。然而，一致性协议并不总是清楚地记录在案。您不会在任何官方文档中找到直接告诉您缓存使用的所有协议的部分。一些硬件性能事件名称暗示了事件适用的缓存中使用的一致性协议。
指令缓存 (L1I) 始终使用 SI 协议，因为在填充点和失效点之间永远不会修改一行。因此，条目可以处于 S 或 I 状态。 M 和 E 状态仅相关且缓存支持修改现有行。
某些微架构的缓存仅支持直写写入命中策略。例如，AMD Bulldozer 中的 L1D 是直写式缓存。 M 状态在直写缓存中没有意义。这意味着 L1D 要么使用 SI，要么使用 ESI。 SI 更有可能是因为它只需要每个条目的一位状态。
英特尔处理器几乎总是支持所有数据和统一缓存中的回写策略。具有两级缓存的旧英特尔处理器（90 年代和 2000 年代初）使用 MESI 作为 L1D 和 L2。具有三级缓存的英特尔处理器也将 MESI 用于 L1D 和 L2。四个状态可用的事实并不一定意味着所有状态都被使用。物理地址位于直写 (WT) 内存类型区域内的缓存线不使用 M 状态。 （可能是类型从 WB 变成了 WT，所以第一次 WT 访问可能在 M 中命中。）所以 WT 线路的有效协议是 ESI 或 SI。
从 Nehalem-EX 开始的英特尔处理器中的 L3 缓存使用 MESIF 协议，其中包含整个 NUMA 节点的包含目录（在命中时使用）。 Nehalem-EX 还使用一个内存中的 2 状态目录来跟踪哪些线路属于外包装 IOH。内存目录协议在 Westmere-EX 中发生了变化，然后在至强 E5 中再次发生变化，在至强 E5/E7 v2 中再次发生变化，在至强 E5/E7 v3 中再次发生变化。这些处理器还支持 L3-miss 场景中的多种一致性协议，但具有不同的权衡。
我不知道还能说什么来回答你的问题。我猜你可以说 MESI 或多或少适用于 L2 和 L3。