将循环语句添加到每一位 VHDL

问题描述

大家好，我想问一下是否可以在此代码上添加一个循环语句来打印每一位？如果可能的话怎么做？

这是代码。

library ieee;
use ieee.std_logic_1164.all;

entity T10_StdLogicTb is
end entity;

architecture sim of T10_StdLogicTb is
    signal Signal1 : std_logic := '0';    --initial value of Signal1 is 0
    signal Signal2 : std_logic;

    signal Signal3 : std_logic;
begin
    process is
        
    begin
              
        wait for 10 ns;  --remember no process can be left without the wake statement
        Signal1 <= not Signal1;
    end process;
    
     
 
end architecture;

解决方法

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modelsim vhdl