模拟VHDL文件时,如何在modelsim中使用类型为unsignedn downto 0的force命令?

问题描述

在初始化测试输入时,据我所知,您必须使用 force 命令。例如要创建一个时钟周期,计算我正在模拟的实体有一个名为时钟的输入,它是 std_logic 类型,我通常会写

force clock 0 0,1 1 -repeat 2 

在modelsim的终端 我该如何做类似的事情,但例如使用 unsigned(8 downto 0) 类型?

解决方法

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