Cadence vituoso 错误：无法编译 ahdlcmi 模块库

问题描述

祝你有美好的一天 我正在使用 CADENCE-VIRTUOSO，使用 verilogA 我可以创建原理图，但是在网表仿真过程中遇到下面描述的问题

请指导我 问题描述：

无法编译 ahdlcmi 模块库。查看日志文件 input.ahdlSimDB//1153_cds_work_dmtj_model_DMTJ_veriloga_veriloga.va.Model.ahdlcmi/Linux/../ahdlcmi.out 了解详细信息。如果编译器内存不足，请使用“setenv CDS_CMI_COMPLEVEL 0”，然后重试。如果失败的原因是语法错误，请联系您的 Cadence 客户支持代表，提供网表、日志文件、行为模型文件和任何其他有助于识别问题的信息。 错误 (SFE-91)：详细说明实例模型时出错。

谢谢 ALISHA P B

解决方法

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