问题描述
module d_ff(d,rest,clk,y);
input d,rst,clk;
output reg y;
always @ (posedge clk) begin
if(rst) y <= 0;
else y <= d;
end
endmodule
其中 clk 在 f1 处运行,d 在 f2 处发生变化。 f1 和 f2 可以是任意频率。
解决方法
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