转储 vhdl 项目中子模块的所有输入输出值

问题描述

我在 vhdl 中构建了一个 CPU。 cpu 包含 alu、ram、mux 等子模块。现在我想将子模块的所有输入和输出值转储到 csv 或 vcd 文件中。我想观察假设 20 个时钟周期的变化。我怎样才能在 VHDL 中做到这一点。我正在使用 ModelSim 进行仿真。

提前致谢。

解决方法

在modelsim中打开一个列表窗口。添加要转储的信号。运行模拟器。
文件 -> 写入列表 -> 表格。